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verilog case 语句合并问题
阅读量:5309 次
发布时间:2019-06-14

本文共 573 字,大约阅读时间需要 1 分钟。

有时候在case语句中会有不同选择执行相同操作的情况,为了简化代码,可以将其合并。

以下解答来自百度知道(由于排版问题,有相应修改):

reg [1:0]addr_cnt=2'b11;reg read=1'b1;always@(posedge clk_40M) begin    addr_cnt <= addr_cnt + 1'b1;    case(addr_cnt)       2'b00,2'b01: read <= 1'b0;//对某变量完全相同的操作,逗号隔开不同的分支      2'b10:       read <= 1'b1;      2'b11:       read <= 1'bz;//一个分支仅对一个变量赋值时,可以不用begin end      default: ; //直接分号 等价于进行" read <= read;"操作    endcase; end

还可有以下两种方法:

  1. 在代码前加4个空格,然后编写任意代码如:

  2. 直接用 < code > 语句。(若要自动显示高亮,则需要用< pre >)


printf("hello world");
cout << "hello world" << endl;

转载于:https://www.cnblogs.com/pualus/p/5558460.html

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